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  1. 基于VHDL的DDS的設計與分析

    時間:2024-10-01 06:14:38 通信工程畢業論文 我要投稿
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    基于VHDL的DDS的設計與分析

    全部作者: 周雷 許文建 第1作者單位: 徐州中國礦業大學信息與電氣工程學院 論文摘要: 本文討論了基于FPGA芯片的直接數字頻率合成器(DDS)的設計方法。因為DDS的實現依賴于高速、高性能的數字器件,使用現場可編程器件FPGA,利用其高速、高性能及可重構性的特性,就能根據需要方便地實現各種不同頻率的信號輸出。 關鍵詞: 直接數字頻率合成器,相位累加器,VHDL (瀏覽全文) 發表日期: 2007年11月02日 同行評議:

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